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课 程 设 计 报 告
课程设计名称：计算机组成原理课程设计
课程设计题目：阵列除法器的设计
院（系）：xxxxxxxxx
专 业：xxxxxxxxx
班 级：xxxxxxxxx
学 号：xxxxxxxxxxx
姓 名：xxxxxxxxxxxxx
指导教师：xxxxxxxxxxxx
完成日期：xxxxxxxxxxxxxxx
目 录
第1章 总体设计方案 .................................................................................................. 1
1.1 设计原理 .............................................................................................................. 1
1.2 设计思路 ............................................................................................................ 3
1.3 设计环境 .............................................................................................................. 4
第2章 详细设计方案 .................................................................................................. 7
2.1 顶层方案图的设计与实现 .................................................................................. 7
2.1.1创建顶层图形设计文件 .................................................................................. 7
2.1.2器件的选择与引脚锁定 .................................................................................. 8
2.1.3编译、综合、适配 .......................................................................................... 9
2.2 功能模块的设计与实现 ...................................................................................... 9
2.3 仿真调试 ............................................................................................................. 11
第3章 编程下载与硬件测试 .................................................................................... 14
3.1 编程下载 ............................................................................................................ 14
3.2 硬件测试及结果分析 ........................................................................................ 14
参考文献 ........................................................................................................................ 16
附录（电路原理图） .................................................................................................... 17
第1章 总体设计方案
1.1 设计原理
阵列除法器是一种并行运算部件，采用大规模集成电路制造，与早期的串行除法器相比，阵列除法器不仅所需的控制线路少，而且能提供令人满意的高速运算速度。阵列除法器有多种形式，如不恢复余数阵列除法器、补码阵列除法器等等本实验设计的是加减交替阵列除法器。
原理是利用一个可控加法／减法CAS 单元所组成的流水阵列来实现的它有四个输出端和四个输入端。当输入线P ＝0时，CAS 作加法运算；当P ＝1时，CAS 作减法运算。逻辑结构图如图1.1所示。
图1.1不恢复余数阵列除法器的逻辑结构图
CAS 单元的输入与输出的关系可用如下一组逻辑方程来表示：
S i ＝A i ⊕(Bi ⊕P) ⊕C
C i ＋1＝(Ai ＋C i )·(Bi ⊕P) ＋A i C i
当P ＝0时，就是一个全加器，如下式：
S i ＝A i ⊕B i ⊕C i
C i ＋1＝A i B i ＋B i C i ＋A i C i
当P ＝1时, 则得求差公式：
S i ＝A i ⊕B i ⊕C i
C i ＋1＝A i B i ＋B i C i ＋A i C i
其中B i ＝B i ⊕1。
在减法情况下, 输入C i 称为借位输入, 而C i ＋1称为借位输出。
不恢复余数的除法也就是加减交替法。在不恢复余数的除法阵列中，每一行所执行的操作究竟是加法还是减法，取决于前一行输出的符号与被除数的符号是否一致。当出现不够减时，部分余数相对于被除数来说要改变符号。这时应该产生一个商位“0”，除数首先沿对角线右移，然后加到下一行的部分余数上。当部分余数不改变它的符号时，即产生商位“1”，下一行的操作应该是减法。
本实验就采用加减交替的方法设计这个阵列除法器。图1.2所示的就是一个阵列除法器完成X/Y的除法运算，图中每一个方框是一个可控加法／减法(CAS)单元。被除数为X= X0 X1 X2 X3 X4；除数为Y= Y0 Y1 Y2 Y3 Y4。其中X 0和Y 0是被除数和除数的符号位，在本次设计中X 0和Y 0 为零，商的符号位恒为零，商为0.Q 1 Q2 Q3Q 4，余数为0.000R 4 R5R 6R 7 R8。被除数X 是由顶部一行和最右边的对角线上的垂直输入线来提供的，除数Y 是沿对角线方向进入这个阵列。至于作加法还是减法，由控制信号P 决定，即当输入线P ＝0时，CAS 作加法运算；当P ＝1时，CAS 作减法运算。
其原理框图如图1.2所示。
图1.2 阵列除法器原理框图
1.2 设计思路
是用一个可控加法/减法(CAS)单元所组成的流水阵列来实现的。推广到一般情况，一个(n＋1) 位除(n＋1) 位的加减交替除法阵列由(n＋1) 2个CAS 单元组成，其中两个操作数(被除数与除数) 都是正的。流水阵列除法逻辑框图如图1.2 可控加法／减法(RO)单元如图1.2所示，其中被除数为X = 0. X1 X2 X3 X4，除数为Y= 0. Y1 Y2 Y3Y 4，商数为Q = 0. Q1 Q2 Q3Q 4，它的余数为R = 0. 000 R4 R5 R 6R 7R 8，字长为n + 1 = 5。
单元之间的互联是用n ＝4的阵列来表示的。
被除数X 是一个4位的小数：X = 0. X1 X2 X3 X4
它是由顶部一行和最右边的对角线上的垂直输入线来提供的。
除数Y 是一个4位的小数：Y= 0. Y1 Y2 Y3 Y 4
它沿对角线方向进入这个阵列。因为，在除法中所需要的部分余数的左移，可以用下列等效的操作来代替：即让余数保持固定，而将除数沿对角线右移。
商 Q是一个4位的小数：Q = 0. Q1 Q2 Q3 Q 4
它在阵列的左边产生。
余数 R是一个8位的小数：R = 0. 000 R4 R5 R6R 7R 8
它在阵列的最下一行产生。
最上面一行所执行的初始操作经常是减法。因此最上面一行的控制线P 置成“1”。减法是用2的补码运算来实现的，这时右端各CAS 单元上的反馈线用
作初始的进位输入。每一行最左边的单元的进位输出决定着商的数值。将当前的商反馈到下一行, 我们就能确定下一行的操作。由于进位输出信号指示出当前的部分余数的符号, 因此, 它将决定下一行的操作将进行加法还是减法。
不恢复余数阵列除法器来说，在进行运算时，沿着每一行都有进位(或借位) 传播, 同时所有行在它们的进位链上都是串行连接。
采用细胞模块和门电路等逻辑部件设计并实现阵列除法功能，设计的原理图调试后形成liufei3.bit 文件并下载到XCV200可编程逻辑芯片中，经硬件测试验证设计的正确性。
1.3 设计环境
（1）硬件环境
•伟福COP2000型计算机组成原理实验仪
COP2000计算机组成原理实验系统由实验平台、开关电源、软件三大部分组成实验平台上有寄存器组R0-R3、运算单元、累加器A 、暂存器B 、直通/左移/右移单元、地址寄存器、程序计数器、堆栈、中断源、输入/输出单元、存储器单元、微地址寄存器、指令寄存器、微程序控制器、组合逻辑控制器、扩展座、总线插孔区、微动开关/指示灯、逻辑笔、脉冲源、20个按键、字符式LCD 、RS232口。
COP2000计算机组成原理实验系统各单元部件都以计算机结构模型布局，清晰明了，系统在实验时即使不借助PC 机，也可实时监控数据流状态及正确与否, 实验系统的软硬件对用户的实验设计具有完全的开放特性，系统提供了微程序控制器和组合逻辑控制器两种控制器方式， 系统还支持手动方式、联机方式、模拟方式三种工作方式，系统具备完善的寻址方式、指令系统和强大的模拟调试功能。
·XCV200实验板
在COP2000 实验仪中的FPGA 实验板主要用于设计性实验和课程设计实验，它的核心器件是20 万门XCV200 的FPGA 芯片。用FPGA 实验板可设计8 位16 位和32 位模型机。
XCV200 相应管脚已经连接好配合FPGA 实验板的PC 调试软件可方便地进行各种实验。U3 IDT71V016SA 是64Kx16 位存储器能保存大容量的程序。
C0-C5 D0-D5 是12 个7 段数码管用于显示模型机内部的寄存器总线数值，在设计时可将需要观察的内部寄存器总线等值接到这些7 段管上直观地观察模型机运行时内部状态变化。A0-A7、B0-B7 是16 个LED 发光二极管用于显示模型机内部的状态例如进位标志零标志中断申请标志等等。K0(0-7)-K4(0-7)是四十个开关用于输入外部信号，例如在做单步实验时这些开关可用来输入地址总线值数据总线值控制信号等。T6B595 是7 段数码管的驱动芯片，74HC1649是串转并芯片，用于接16 个LED 。
（2）EDA 环境
•Xilinx foundation f3.1设计软件
Xilinx foundation f3.1是Xilinx 公司的可编程期间开发工具，该平台如图1.3所示）功能强大，主要用于百万逻辑门设计。该系统由设计入口工具、设计实现工具、设计验证工具三大部分组成。
图 1.3 Xilinx foundation f3.1设计平台
设计入口工具包括原理图编辑器、有限状态机编辑器、硬件描述语言（HDL ）编辑器、LogiBLOX 模块生成器、Xilinx 内核生成器等软件。其功能是：接收各种图形或文字的设计输入，并最终生成网络表文件。设计实现工具包括流程引擎、限制编辑器、基片规划器、FPGA 编辑器、FPGA 写入器等软件。设计实现工具用于将网络表转化为配置比特流，并下载到器件。设计验证工具包括功能和时序
仿真器、静态时序分析器等，可用来对设计中的逻辑关系及输出结果进行检验，并详尽分析各个时序限制的满足情况。
•COP2000仿真软件
COP2000 集成开发环境是为COP2000 实验仪与PC 机相连进行高层次实验的配套软件，它通过实验仪的串行接口和PC 机的串行接口相连，提供汇编、反汇编、编辑、修改指令、文件传送、调试FPGA 实验等功能，该软件在Windows 下运行。OP2000 集成开发环境界面如图1.4所示。
图 1.4 COP2000计算机组成原理集成调试软件
第2章 详细设计方案
2.1 顶层方案图的设计与实现
顶层方案图实现阵列除法器的逻辑功能，采用原理图设计输入方式完成，电路实现基于XCV200可编程逻辑芯片。在完成原理图的功能设计后，把输入/输出信号安排到XCV200指定的引脚上去，实现芯片的引脚锁定。
2.1.1创建顶层图形设计文件
顶层设计采用了原理图设计输入方式，图形文件主要由可控加法／减法(CAS)单元构成， 由25个CAS 模块组装而成的一个完整的设计实体。可利用Xilinx foundation f3.1 ECS模块实现顶层图形文件的设计，顶层图形文件结构如图2.1所示。
图2.1 定点原码一位乘法器的设计图形文件结构
图2.1所示的阵列除法器的顶层文件结构是由一个阵列除法器通过Xilinx foundation f3.1封装后构成, 其中X0.X1X2X3X4为被除数，Y0.Y1Y2Y3Y4为除数P 为加减控制端（1为减法，0为加法），Q0.Q1Q2Q3Q4为商，R0.R1R2R3R4位余数。其电路原理如图2.2所示。
图2.2 阵列除法器电路图
2.1.2器件的选择与引脚锁定
（1）器件的选择
由于硬件设计环境是基于伟福COP2000型计算机组成原理实验仪和XCV200实验板，故采用的目标芯片为Xilinx XCV200可编程逻辑芯片。
（2）引脚锁定
把顶层图形文件中的输入/输出信号安排到Xilinx XCV200芯片指定的引脚上去，实现芯片的引脚锁定，各信号及Xilinx XCV200芯片引脚对应关系如表2.1所示。
表2.1 信号和芯片引脚对应关系
2.1.3编译、综合、适配
利用Xilinx foundation f3.1的原理图编辑器对顶层图形文件进行编译，并最终生成网络表文件，利用设计实现工具经综合、优化、适配，生成可供时序仿真的文件和器件下载编程文件。
2.2 功能模块的设计与实现
阵列除法器的底层设计包括25个可控加法／减法(CAS)模块，设计时这个模可控加法／减法(CAS)模块由2个或门、3个异或门和4个与门逻辑组合成电路实现。
可控加法／减法(CAS)模块逻辑图如图2.3所示。
图2.3 可控加法／减法(CAS)单元逻辑图
为了在为能在图形编辑器（原理图设计输入方式）中调用可控加法／减法(CAS) 芯片需要把它封装，可利用Xilinx foundation f3.1编译器中的如下步骤实现：Tools=>Symbol Wizard=>下一步。XIN 、YIN 、PIN 、CIN 为4个输入信号，YOUT 、POUT 、COUT 、SOUT 为4个输出信号。其元件图形符号如图2.4所示。
图2.4 控制器元件图形符号
对创建的控制器模块进行功能仿真，验证其功能的正确性，可用Xilinx
Foundation f3.1编译器CAS 模块实现。按照表2.2的输入信号进行仿真，仿真结果如图2.5所示：
图2.5 CAS功能仿真波形结果
将仿真结果与由仿真表2.2中的输出信号的理论之相比较，发现仿真结果正确，所以可控加法／减法(CAS) 模块设计正确。
2.3 仿真调试
仿真调试主要验证设计电路逻辑功能、时序的正确性，本设计中主要采用功能仿真方法对设计的电路进行仿真。 （1）建立仿真波形文件及仿真信号选择
功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设置参数（以一组数据为例），选定的仿真信号和设置的参数如表2.3所示。
表2.3 仿真信号选择和参数设置
（2）功能仿真结果与分析
当被除数X=0.1011,除数Y=0.1101时, 得出商的理论值Q=0.1101,余数的理论值R=0.00000111。
将理论值与功能仿真波形结果图（图2.6），仿真数据理论结果表（表2.4）相比较，发现结果完全一致。可以看出功能仿真结果是正确的，进而说明电路设计的正确性。
图2. 6 功能仿真波形结果
第3章 编程下载与硬件测试
3.1 编程下载
利用COP2000仿真软件的编程下载功能，将得到liufei3.bit 文件下载到XCV200实验板的XCV200可编程逻辑芯片中。
3.2 硬件测试及结果分析
利用XCV200实验板进行硬件功能测试。定点原码一位乘法器的输入数据通过XCV200实验板的输入开关实现，输出数据通过XCV200实验板的LED 指示灯实现，其对应关系如表3.1所示。
表3.1 XCV200实验板信号对应关系
利用表2.3中的输入参数作为输入数据，逐个测试输出结果，即用XCV200实验板的开关K0、K1及K2控制数据输入，同时观察数码显示管和发光二极管显示结果，得到如图3.1所示的硬件测试结果。
图3.1 硬件测试结果图
对可以看出硬件测试结果为d7H 是16进制的数（d 为商，7为余数）换成二进制分别为1011、0111，符号位均为0，与表2.4中的理论值相同，说明电路设计完全正确。也就是说阵列除法器设计成功。
参考文献
[1] 曹昕燕. EDA 技术实验与课程设计[M].北京：清华大学出版社，2006 [2] 范延滨. 微型计算机系统原理、接口与EDA 设计技术[M].北京：北京邮电大学出版社，2006
[3] 王爱英. 计算机组成与结构(第4版)[M].北京：清华大学出版社，2006 [4] 杜建国.Verilog HDL硬件描述语言[M].北京：国防工业出版社，2004 [5] 王冠.Verilog HDL与数字电路设计[M].北京：机械工业出版社，2005 [6] 柳春风. 电子设计自动化（EAD ）教程[M].北京：北京理工大学大学出版社，
2005
[7] 莫正坤. 计算机组成原理[M].武汉：华中理工大学出版社,1996 [8] 江国强.EAD 技术习题与实验[M].北京：电子工业出版社，2005 [9] 百中英. 计算机组成原理(第三版)[M].北京：科学出版社，2005
附录（电路原理图）
电路原理图
可控加法／减法(CAS)模块
阵列除法器框图
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课程设计名称：计算机组成原理课程设计
课程设计题目：阵列除法器的设计
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专 业：xxxxxxxxx
班 级：xxxxxxxxx
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姓 名：xxxxxxxxxxxxx
指导教师：xxxxxxxxxxxx
完成日期：xxxxxxxxxxxxxxx
目 录
第1章 总体设计方案 .................................................................................................. 1
1.1 设计原理 .............................................................................................................. 1
1.2 设计思路 ............................................................................................................ 3
1.3 设计环境 .............................................................................................................. 4
第2章 详细设计方案 .................................................................................................. 7
2.1 顶层方案图的设计与实现 .................................................................................. 7
2.1.1创建顶层图形设计文件 .................................................................................. 7
2.1.2器件的选择与引脚锁定 .................................................................................. 8
2.1.3编译、综合、适配 .......................................................................................... 9
2.2 功能模块的设计与实现 ...................................................................................... 9
2.3 仿真调试 ............................................................................................................. 11
第3章 编程下载与硬件测试 .................................................................................... 14
3.1 编程下载 ............................................................................................................ 14
3.2 硬件测试及结果分析 ........................................................................................ 14
参考文献 ........................................................................................................................ 16
附录（电路原理图） .................................................................................................... 17
第1章 总体设计方案
1.1 设计原理
阵列除法器是一种并行运算部件，采用大规模集成电路制造，与早期的串行除法器相比，阵列除法器不仅所需的控制线路少，而且能提供令人满意的高速运算速度。阵列除法器有多种形式，如不恢复余数阵列除法器、补码阵列除法器等等本实验设计的是加减交替阵列除法器。
原理是利用一个可控加法／减法CAS 单元所组成的流水阵列来实现的它有四个输出端和四个输入端。当输入线P ＝0时，CAS 作加法运算；当P ＝1时，CAS 作减法运算。逻辑结构图如图1.1所示。
图1.1不恢复余数阵列除法器的逻辑结构图
CAS 单元的输入与输出的关系可用如下一组逻辑方程来表示：
S i ＝A i ⊕(Bi ⊕P) ⊕C
C i ＋1＝(Ai ＋C i )·(Bi ⊕P) ＋A i C i
当P ＝0时，就是一个全加器，如下式：
S i ＝A i ⊕B i ⊕C i
C i ＋1＝A i B i ＋B i C i ＋A i C i
当P ＝1时, 则得求差公式：
S i ＝A i ⊕B i ⊕C i
C i ＋1＝A i B i ＋B i C i ＋A i C i
其中B i ＝B i ⊕1。
在减法情况下, 输入C i 称为借位输入, 而C i ＋1称为借位输出。
不恢复余数的除法也就是加减交替法。在不恢复余数的除法阵列中，每一行所执行的操作究竟是加法还是减法，取决于前一行输出的符号与被除数的符号是否一致。当出现不够减时，部分余数相对于被除数来说要改变符号。这时应该产生一个商位“0”，除数首先沿对角线右移，然后加到下一行的部分余数上。当部分余数不改变它的符号时，即产生商位“1”，下一行的操作应该是减法。
本实验就采用加减交替的方法设计这个阵列除法器。图1.2所示的就是一个阵列除法器完成X/Y的除法运算，图中每一个方框是一个可控加法／减法(CAS)单元。被除数为X= X0 X1 X2 X3 X4；除数为Y= Y0 Y1 Y2 Y3 Y4。其中X 0和Y 0是被除数和除数的符号位，在本次设计中X 0和Y 0 为零，商的符号位恒为零，商为0.Q 1 Q2 Q3Q 4，余数为0.000R 4 R5R 6R 7 R8。被除数X 是由顶部一行和最右边的对角线上的垂直输入线来提供的，除数Y 是沿对角线方向进入这个阵列。至于作加法还是减法，由控制信号P 决定，即当输入线P ＝0时，CAS 作加法运算；当P ＝1时，CAS 作减法运算。
其原理框图如图1.2所示。
图1.2 阵列除法器原理框图
1.2 设计思路
是用一个可控加法/减法(CAS)单元所组成的流水阵列来实现的。推广到一般情况，一个(n＋1) 位除(n＋1) 位的加减交替除法阵列由(n＋1) 2个CAS 单元组成，其中两个操作数(被除数与除数) 都是正的。流水阵列除法逻辑框图如图1.2 可控加法／减法(RO)单元如图1.2所示，其中被除数为X = 0. X1 X2 X3 X4，除数为Y= 0. Y1 Y2 Y3Y 4，商数为Q = 0. Q1 Q2 Q3Q 4，它的余数为R = 0. 000 R4 R5 R 6R 7R 8，字长为n + 1 = 5。
单元之间的互联是用n ＝4的阵列来表示的。
被除数X 是一个4位的小数：X = 0. X1 X2 X3 X4
它是由顶部一行和最右边的对角线上的垂直输入线来提供的。
除数Y 是一个4位的小数：Y= 0. Y1 Y2 Y3 Y 4
它沿对角线方向进入这个阵列。因为，在除法中所需要的部分余数的左移，可以用下列等效的操作来代替：即让余数保持固定，而将除数沿对角线右移。
商 Q是一个4位的小数：Q = 0. Q1 Q2 Q3 Q 4
它在阵列的左边产生。
余数 R是一个8位的小数：R = 0. 000 R4 R5 R6R 7R 8
它在阵列的最下一行产生。
最上面一行所执行的初始操作经常是减法。因此最上面一行的控制线P 置成“1”。减法是用2的补码运算来实现的，这时右端各CAS 单元上的反馈线用
作初始的进位输入。每一行最左边的单元的进位输出决定着商的数值。将当前的商反馈到下一行, 我们就能确定下一行的操作。由于进位输出信号指示出当前的部分余数的符号, 因此, 它将决定下一行的操作将进行加法还是减法。
不恢复余数阵列除法器来说，在进行运算时，沿着每一行都有进位(或借位) 传播, 同时所有行在它们的进位链上都是串行连接。
采用细胞模块和门电路等逻辑部件设计并实现阵列除法功能，设计的原理图调试后形成liufei3.bit 文件并下载到XCV200可编程逻辑芯片中，经硬件测试验证设计的正确性。
1.3 设计环境
（1）硬件环境
•伟福COP2000型计算机组成原理实验仪
COP2000计算机组成原理实验系统由实验平台、开关电源、软件三大部分组成实验平台上有寄存器组R0-R3、运算单元、累加器A 、暂存器B 、直通/左移/右移单元、地址寄存器、程序计数器、堆栈、中断源、输入/输出单元、存储器单元、微地址寄存器、指令寄存器、微程序控制器、组合逻辑控制器、扩展座、总线插孔区、微动开关/指示灯、逻辑笔、脉冲源、20个按键、字符式LCD 、RS232口。
COP2000计算机组成原理实验系统各单元部件都以计算机结构模型布局，清晰明了，系统在实验时即使不借助PC 机，也可实时监控数据流状态及正确与否, 实验系统的软硬件对用户的实验设计具有完全的开放特性，系统提供了微程序控制器和组合逻辑控制器两种控制器方式， 系统还支持手动方式、联机方式、模拟方式三种工作方式，系统具备完善的寻址方式、指令系统和强大的模拟调试功能。
·XCV200实验板
在COP2000 实验仪中的FPGA 实验板主要用于设计性实验和课程设计实验，它的核心器件是20 万门XCV200 的FPGA 芯片。用FPGA 实验板可设计8 位16 位和32 位模型机。
XCV200 相应管脚已经连接好配合FPGA 实验板的PC 调试软件可方便地进行各种实验。U3 IDT71V016SA 是64Kx16 位存储器能保存大容量的程序。
C0-C5 D0-D5 是12 个7 段数码管用于显示模型机内部的寄存器总线数值，在设计时可将需要观察的内部寄存器总线等值接到这些7 段管上直观地观察模型机运行时内部状态变化。A0-A7、B0-B7 是16 个LED 发光二极管用于显示模型机内部的状态例如进位标志零标志中断申请标志等等。K0(0-7)-K4(0-7)是四十个开关用于输入外部信号，例如在做单步实验时这些开关可用来输入地址总线值数据总线值控制信号等。T6B595 是7 段数码管的驱动芯片，74HC1649是串转并芯片，用于接16 个LED 。
（2）EDA 环境
•Xilinx foundation f3.1设计软件
Xilinx foundation f3.1是Xilinx 公司的可编程期间开发工具，该平台如图1.3所示）功能强大，主要用于百万逻辑门设计。该系统由设计入口工具、设计实现工具、设计验证工具三大部分组成。
图 1.3 Xilinx foundation f3.1设计平台
设计入口工具包括原理图编辑器、有限状态机编辑器、硬件描述语言（HDL ）编辑器、LogiBLOX 模块生成器、Xilinx 内核生成器等软件。其功能是：接收各种图形或文字的设计输入，并最终生成网络表文件。设计实现工具包括流程引擎、限制编辑器、基片规划器、FPGA 编辑器、FPGA 写入器等软件。设计实现工具用于将网络表转化为配置比特流，并下载到器件。设计验证工具包括功能和时序
仿真器、静态时序分析器等，可用来对设计中的逻辑关系及输出结果进行检验，并详尽分析各个时序限制的满足情况。
•COP2000仿真软件
COP2000 集成开发环境是为COP2000 实验仪与PC 机相连进行高层次实验的配套软件，它通过实验仪的串行接口和PC 机的串行接口相连，提供汇编、反汇编、编辑、修改指令、文件传送、调试FPGA 实验等功能，该软件在Windows 下运行。OP2000 集成开发环境界面如图1.4所示。
图 1.4 COP2000计算机组成原理集成调试软件
第2章 详细设计方案
2.1 顶层方案图的设计与实现
顶层方案图实现阵列除法器的逻辑功能，采用原理图设计输入方式完成，电路实现基于XCV200可编程逻辑芯片。在完成原理图的功能设计后，把输入/输出信号安排到XCV200指定的引脚上去，实现芯片的引脚锁定。
2.1.1创建顶层图形设计文件
顶层设计采用了原理图设计输入方式，图形文件主要由可控加法／减法(CAS)单元构成， 由25个CAS 模块组装而成的一个完整的设计实体。可利用Xilinx foundation f3.1 ECS模块实现顶层图形文件的设计，顶层图形文件结构如图2.1所示。
图2.1 定点原码一位乘法器的设计图形文件结构
图2.1所示的阵列除法器的顶层文件结构是由一个阵列除法器通过Xilinx foundation f3.1封装后构成, 其中X0.X1X2X3X4为被除数，Y0.Y1Y2Y3Y4为除数P 为加减控制端（1为减法，0为加法），Q0.Q1Q2Q3Q4为商，R0.R1R2R3R4位余数。其电路原理如图2.2所示。
图2.2 阵列除法器电路图
2.1.2器件的选择与引脚锁定
（1）器件的选择
由于硬件设计环境是基于伟福COP2000型计算机组成原理实验仪和XCV200实验板，故采用的目标芯片为Xilinx XCV200可编程逻辑芯片。
（2）引脚锁定
把顶层图形文件中的输入/输出信号安排到Xilinx XCV200芯片指定的引脚上去，实现芯片的引脚锁定，各信号及Xilinx XCV200芯片引脚对应关系如表2.1所示。
表2.1 信号和芯片引脚对应关系
2.1.3编译、综合、适配
利用Xilinx foundation f3.1的原理图编辑器对顶层图形文件进行编译，并最终生成网络表文件，利用设计实现工具经综合、优化、适配，生成可供时序仿真的文件和器件下载编程文件。
2.2 功能模块的设计与实现
阵列除法器的底层设计包括25个可控加法／减法(CAS)模块，设计时这个模可控加法／减法(CAS)模块由2个或门、3个异或门和4个与门逻辑组合成电路实现。
可控加法／减法(CAS)模块逻辑图如图2.3所示。
图2.3 可控加法／减法(CAS)单元逻辑图
为了在为能在图形编辑器（原理图设计输入方式）中调用可控加法／减法(CAS) 芯片需要把它封装，可利用Xilinx foundation f3.1编译器中的如下步骤实现：Tools=>Symbol Wizard=>下一步。XIN 、YIN 、PIN 、CIN 为4个输入信号，YOUT 、POUT 、COUT 、SOUT 为4个输出信号。其元件图形符号如图2.4所示。
图2.4 控制器元件图形符号
对创建的控制器模块进行功能仿真，验证其功能的正确性，可用Xilinx
Foundation f3.1编译器CAS 模块实现。按照表2.2的输入信号进行仿真，仿真结果如图2.5所示：
图2.5 CAS功能仿真波形结果
将仿真结果与由仿真表2.2中的输出信号的理论之相比较，发现仿真结果正确，所以可控加法／减法(CAS) 模块设计正确。
2.3 仿真调试
仿真调试主要验证设计电路逻辑功能、时序的正确性，本设计中主要采用功能仿真方法对设计的电路进行仿真。 （1）建立仿真波形文件及仿真信号选择
功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设置参数（以一组数据为例），选定的仿真信号和设置的参数如表2.3所示。
表2.3 仿真信号选择和参数设置
（2）功能仿真结果与分析
当被除数X=0.1011,除数Y=0.1101时, 得出商的理论值Q=0.1101,余数的理论值R=0.00000111。
将理论值与功能仿真波形结果图（图2.6），仿真数据理论结果表（表2.4）相比较，发现结果完全一致。可以看出功能仿真结果是正确的，进而说明电路设计的正确性。
图2. 6 功能仿真波形结果
第3章 编程下载与硬件测试
3.1 编程下载
利用COP2000仿真软件的编程下载功能，将得到liufei3.bit 文件下载到XCV200实验板的XCV200可编程逻辑芯片中。
3.2 硬件测试及结果分析
利用XCV200实验板进行硬件功能测试。定点原码一位乘法器的输入数据通过XCV200实验板的输入开关实现，输出数据通过XCV200实验板的LED 指示灯实现，其对应关系如表3.1所示。
表3.1 XCV200实验板信号对应关系
利用表2.3中的输入参数作为输入数据，逐个测试输出结果，即用XCV200实验板的开关K0、K1及K2控制数据输入，同时观察数码显示管和发光二极管显示结果，得到如图3.1所示的硬件测试结果。
图3.1 硬件测试结果图
对可以看出硬件测试结果为d7H 是16进制的数（d 为商，7为余数）换成二进制分别为1011、0111，符号位均为0，与表2.4中的理论值相同，说明电路设计完全正确。也就是说阵列除法器设计成功。
参考文献
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附录（电路原理图）
电路原理图
可控加法／减法(CAS)模块
阵列除法器框图
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