大学生参加课外科研训练活动个人体会
项目名称：基于verilog HDL语言的m 序列设计
姓名：张铭楊
学号：1606010327
班级：计科16-3
联系电话：[1**********]
科研训练个人总结：（800-1000字，写完后删除括号及括号内的内容）
Verilog 作为业界使用最广泛的硬件描述语言之一，有大量的电子设计自动化工具对它予以支持。通过使用集成开发环境，设计人员可以在常见的Windows 或其他图形化系统中进行设计、仿真、验证，例如Cadence 和Synopsys 等公司提供的集成电路计算机辅助设计系统。
在这次科研训练中，我认识到Verilog HDL 就是在用途最广泛的C 语言的基础上发展起来的一种硬件描述语言，它是由GDA(Gateway Design Automation) 公司的PhilMoorby 在1983年末首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。1985年Moor by推出它的第三个商用仿真器Verilog-XL, 获得了巨大的成功，从而使得Verilog HDL 迅速得到推广应用。1989年CADENCE 公司收购了GDA 公司，使得VerilogHDL 成为了该公司的独家专利。1990年CADENCE 公司公开发表了Verilog HDL,并成立LVI 组织以促进Verilog HDL成为IEEE 标准，即IEEE Standard 1364-1995.
其次，Verilog HDL 的最大特点就是易学易用，如果有C 语言的编程经验，可以在一个较短的时间内很快的学习和掌握，因而Verilog HDL 内容和ASIC 设计等相关课程同时进行，由于HDL 语言本身是专门面向硬件与系统设计的，这样的安排可以使我们同时获得设计实际电路的经验。与之相比，VHDL 的学习要困难一些。但Verilog HDL语法较自由，让我犯了一
些错误。Verilog HDL 是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。
最后，Verilog HDL 语言具有下述描述能力:设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。
Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Verilog 仿真器进行验证。语言从C 编程语言中继承了多种操作符和结构。Verilog HDL提供了扩展的建模能力，其中许多扩展最初很难理解。但是，Verilog HDL语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。当然，完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述
大学生参加课外科研训练活动个人体会
项目名称：基于verilog HDL语言的m 序列设计
姓名：张铭楊
学号：1606010327
班级：计科16-3
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科研训练个人总结：（800-1000字，写完后删除括号及括号内的内容）
Verilog 作为业界使用最广泛的硬件描述语言之一，有大量的电子设计自动化工具对它予以支持。通过使用集成开发环境，设计人员可以在常见的Windows 或其他图形化系统中进行设计、仿真、验证，例如Cadence 和Synopsys 等公司提供的集成电路计算机辅助设计系统。
在这次科研训练中，我认识到Verilog HDL 就是在用途最广泛的C 语言的基础上发展起来的一种硬件描述语言，它是由GDA(Gateway Design Automation) 公司的PhilMoorby 在1983年末首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。1985年Moor by推出它的第三个商用仿真器Verilog-XL, 获得了巨大的成功，从而使得Verilog HDL 迅速得到推广应用。1989年CADENCE 公司收购了GDA 公司，使得VerilogHDL 成为了该公司的独家专利。1990年CADENCE 公司公开发表了Verilog HDL,并成立LVI 组织以促进Verilog HDL成为IEEE 标准，即IEEE Standard 1364-1995.
其次，Verilog HDL 的最大特点就是易学易用，如果有C 语言的编程经验，可以在一个较短的时间内很快的学习和掌握，因而Verilog HDL 内容和ASIC 设计等相关课程同时进行，由于HDL 语言本身是专门面向硬件与系统设计的，这样的安排可以使我们同时获得设计实际电路的经验。与之相比，VHDL 的学习要困难一些。但Verilog HDL语法较自由，让我犯了一
些错误。Verilog HDL 是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。
最后，Verilog HDL 语言具有下述描述能力:设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。
Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Verilog 仿真器进行验证。语言从C 编程语言中继承了多种操作符和结构。Verilog HDL提供了扩展的建模能力，其中许多扩展最初很难理解。但是，Verilog HDL语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。当然，完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述